一、高速ADC构成的并行/交替式数据采集系统的非线性研究（论文文献综述）
符征裕[1]（2021）在《高速模数转换器芯片的研究与设计》文中指出通信系统带宽的增加对其构件的性能提出了巨大的需求。模数转换（ADC）器芯片作为通信设备中的关键构件,近年来随着5G网络的逐渐普及,需要更加高速、低功耗、高精度的ADC芯片。因此,不管在工业界还是学术领域对高速ADC的研究都是一个吸引力较强的课题。而得益于半导体工艺的进步,器件尺寸、速度等性能的提升,使得具有功耗低、结构简单及占用面积小等优点的逐次逼近型（SAR）ADC脱颖而出,可以满足高速低功耗ADC的设计要求,而被广泛使用并逐渐成为当前研究热点。论文的主要工作是面向高速信号链应用的需求,设计一款兼顾高速、低功耗的单通道2bit/cycle SAR ADC。分析2bit/cycle ADC具体行为模式,建立Matlab数学模型分析ADC电路中非理想因素的影响。本次设计的高速ADC采用“2bit/cycle+1bit冗余+1bit/cycle”的结构,前4次转换采用3个比较器产生2bit/cycle输出相比于传统的1个比较器1bit/cycle输出,极大的提升采样速率;同时在高速转换的前提下增加1bit的冗余位,提供足够的冗余范围保证ADC的精度;每次ADC的最后一次转换采用1bit/cycle结构仅用到1个比较器,因此提出一种循环后台自校准电路,循环校准另外两个空闲的比较器,实时跟踪校准因外部环境影响导致的失调电压变化,避免额外校准相位的使用,缩短转换时间;全定制一种梳状叉指型单位电容,建立一个电容值以高斯函数分布的Verilog-A模型,并以此分析电容阵列间失配的影响;提出一种二次折线补偿基准电路,解决因首次补偿引起温漂曲率过大的问题,使得ADC在较宽的温度范围内稳定工作。本文基于40nm CMOS工艺对设计的异步2bit/cycle SAR ADC进行仿真验证。后仿结果表明,电源电压为1.1V,采样频率500MS/s,输入频率为250MS/s下,信噪失真比达到48.67d B,有效位数达到7.79bit,无杂散动态范围达到62.44d B,功耗为3.1m W,品质因数为28.01f J/conv.step,其性能指标满足设计要求。
杨月[2]（2021）在《国产高速ADC采样率倍增应用验证与拉偏设计》文中指出模数转换器在数据采集系统中占有不可撼动地位,应国家对集成电路国产化设计的需求,国内研究所和芯片制造商投身于ADC的研发之中,然而,国内厂商对于ADC的性能测试和应用验证方面经验尚未不足。因此,受国内某芯片制造厂商委托,本单位利用技术经验对其研发的高性能模数转换芯片MBxxxx进行拉偏测试和应用验证,一方面,拉偏测试可以对ADC的性能进行更为全面的测试,为器件手册的编写和用户使用提供参考;另一方面,应用验证可以为用户提供使用较低采样率的国产ADC搭建更高采样率数据采集系统的方法。本文的主要内容分为应用验证和拉偏设计两个部分:一、应用验证:首先,通过时间交替采样技术,使用两片采样率为2GSPS的国产ADC芯片交替采样,实现采样率为4GSPS,分辨率为12bit的采样率倍增应用验证模块设计。包括对宽带多路驱动电路设计,多相采样时钟电路设计,同步复位电路设计等;然后对高速数据流进行数据接收和处理以扩充数据采集模块的功能。主要设计了基于IDDR的数据降速模块和基于FIFO的数据缓存模块,完成数据拼合、数字触发、并行抽点和峰值检测的功能,以实现波形的正确显示;最后,研究TIADC系统的系统误差估计与校准方法。通过正弦拟合算法对TIADC系统的三种误差分别进行估计,并通过模拟校正和数字后校正相结合的方法对偏置、增益和时间误差进行校正。二、拉偏设计:首先,根据拉偏设计板中需求项拉偏的范围和步进对拉偏电路进行设计,通过可程控方式实现对采样时钟、共模电压和供电电压的高精度拉偏;再对拉偏测试中ADC的性能进行测量。包括对芯片的动态特性参数和静态特性参数进行测试,并对国内外兼容ADC芯片的性能变化曲线进行对比。实验结果表明,本文通过TIADC技术构建的采样率倍增应用验证模块经过误差校正后,系统采样率可达4GSPS,有效位数高达9.08bit,满足设计指标需求,可为用户设计高采样率的采集模块提供参考;本文设计的拉偏测试方法可以对需求项进行误差范围小于10%的高精度拉偏,从性能变化曲线可以得出国产ADC的推荐工作条件。此外,通过国内外ADC的性能变化曲线对比,可以帮助用户和生产厂家进一步了解国产ADC的性能。
董若石[3]（2021）在《并行交替采样失配误差自动标定及修正技术的研究》文中认为在当代核电子学领域中,波形数字化是高速信号测量技术中的一个重要研究方向,其基本思想是通过采样直接获取波形,再结合数字信号处理过程完成波形相关信息的提取。因此,波形数字化一直是核电子学领域中的研究热点。并行交替采样（Time-interleaved Analog-to-Digital Conversion,TIADC,中文也称时间交替采样或时间交织采样）技术通过多个模拟-数字转换器（Analog-to-Digital Convertor,ADC）以不同相位并行的对输入信号采样,使系统采样率得以突破单片ADC的采样率极限。然而,TIADC系统的性能会受到不同ADC通道间的失配误差影响,因此,失配误差的修正是该研究方向上的关键技术。此前,针对不同应用已经有了大量的修正算法的研究,例如通过完美重构修正算法可实现宽带下的失配误差修正等。这些修正算法往往都是以固定温度下对应的固定失配误差系数为前提。而在实际应用中,经常会遇到电子学系统处于变温环境导致失配误差随之变化的情况,这使得已有的修正方法的应用受到一定的局限性。因此,在变温情况下的失配误差的标定和修正是一项需要研究的重要问题。对上述问题,本论文的研究方向主要包括以下两点。1)考虑到环境温度变化引起的失配误差变化,需研究如何提取系统当前所处的环境条件下的失配误差系数,并实现修正参数的自动调整。2)在以往的工作中,失配误差的标定往往是通过软硬件结合的方法进行,通过硬件采样和软件计算得到标定结果。此过程对于实际应用来说过于繁琐,效率较低,因此需基于硬件设计一种自动标定的方法以提高标定效率。在本论文中,分别对上述两个问题提出了解决方案:通过在变温环境下对失配误差系数的进行温度差值实现对系统当前温度下的失配误差系数的获取。通过求解完美重构方程组计算当前温度下的修正参数,实现变温下修正参数的自动调整。通过设计失配误差以及修正参数计算的硬件逻辑实现系统的自动标定。此外,本论文还在方法研究的基础上,设计了一套20 Gsps 12位的TIADC系统,对设计方案进行了验证和测试。本论文结构如下:第一章是引言部分,介绍了基于ADC采样的波形数字化技术,其中特别介绍了几种在当代高速ADC中常用的结构。同时还介绍了 TIADC系统的基本原理,说明了采用并行交替采样技术对提高波形数字化系统采样率的必要性,并介绍了 TIADC系统的发展情况和应用领域。第二章是调研部分,介绍了 ADC的基本参数、失配误差参数以及常用的失配误差校准方法,其中主要包括后台校准和前景校准两种技术路线。还针对应用中的测量需求提出了本课题所要解决的主要问题,既实现变温条件下的修正参数自动适配,同时完成TIADC系统的自动标定和修正。并结合所调研的校准方法的特点,明确了本课题所采用的校准路线。第三章是方案设计部分,基于先前研究中提出的宽带完美重构修正算法,设计了可基于FPGA硬件实现的失配误差自动标定方案、实时修正方案以及变温环境下的修正参数自动适配方案。第四章是验证系统硬件设计部分。为了验证上述方案,在本课题中采用2片10 Gsps的ADC设计了一个具有20 Gsps采样率,12比特分辨位数的TIADC系统。在硬件系统的设计中,进行了多种仿真以保证该系统具有较高的动态性能指标。第五章是硬件逻辑设计部分。基于上述校准方案和硬件系统,设计了用于失配误差自动标定和实时修正的FPGA逻辑。并特别对实时修正逻辑设计中涉及到的逻辑结构优化和逻辑资源的物理结构优化进行了介绍。第六章是测试部分,在20 Gsps TIADC的硬件系统上对所设计的自动标定和修正方案进行了功能验证和性能测试,给出了测试结果。由测试结果表明,本课题所设计的方案可以实现对TIADC系统的失配误差自动标定、实时修正以及变温下的修正参数自动适配。修正后的有效位性能可达到8.7 bits@647 MHz,8.5 bits@2.4 GHz,7.2 bits@5.9 GHz。第七章是对本论文的总结与展望。
高希红[4]（2021）在《高速高精度模数转换器分辨率提升应用验证及拉偏测试》文中提出高速高精度模数转换器（Analog-Digital Convert）在数据采集领域的地位越来越突出。作为模拟和数字信号转换器件,ADC的性能和指标对采集系统整体的功能起决定性作用。ADC的分辨率越高,转换的精度也越高,对微小的信号识别能力也越强,就目前国内集成电路的发展状况而言,利用多片低量化位数的ADC来提升系统的分辨率也是重点研究内容之一。与此同时,由于国内集成电路发展较国外晚,能够有效评估ADC的指标性能也是国内集成电路研究的热门方向。本文主要以提升系统的分辨率以及高效测试ADC在最差环境条件下性能指标为主题展开研究。本论文基于AD9690模数转换器设计了AD9690分辨率提升应用验证板卡和AD9690拉偏测试板卡。应用验证主要是针对如何提高系统的分辨率进行设计。系统分辨率的提升以并行采样求和法作为研究的基本理论依托,其主要的原理是降低系统噪声比重,从而提高信噪比来达到提升系统分辨率和有效位数的目的。为了高效率的完成ADC的指标测试,本文设计了覆盖手册规定的环境条件拉偏功能,并用可编程控制的方式来简化测试流程。在拉偏条件下实现静态指标和动态指标的测试。本文主要完成的工作如下:1、根据指标的要求,对分辨率提升的基本原理进行分析,依据时间同步并行采样求和理论用4片AD9690芯片完成系统分辨率提升总体方案的设计。根据AD9690芯片的拉偏条件要求,按照功能分模块化对拉偏测试方案进行设计。2、设计分辨率提升应用验证系统的硬件电路,硬件设计包括信号调理电路、多ADC同步电路以及低抖动时钟电路。逻辑设计包括基于JESD204B接口的采集数据预处理和解映射、多ADC同步逻辑以及高速数据流的同步缓存。3、根据拉偏测试系统的功能要求完成了其硬件电路和逻辑设计。包括供电电压拉偏、共模电压拉偏、时钟拉偏、输入信号拉偏以及电压监控等电路的设计。4、详细阐述ADC的动态参数和静态参数以及相关指标的常用测试方法。搭建了测试平台,在实验室条件下完成系统分辨率的提升指标和拉偏条件下ADC的指标测试。通过对上述研究内容的设计。本文利用AD9690芯片实现了系统分辨率的提升以及指标规定的拉偏功能的设计,并应用正弦直方图和FFT的方法分别对静态指标和动态指标进行了测试,测试指标与手册差异较小。
林文华[5]（2020）在《基于TIADC技术高分辨率GPR系统设计与实现》文中研究指明近年来,道路损害的问题越来越严重,如何在不破坏道路结构、不影响车辆正常行驶速度的前提下,快速准确地获取路面和路面下的信息,从而掌握道路的质量和寿命周期,显得尤为重要。但目前国内外可用于道路检测的探地雷达系统,由于采样方式、采样率、脉宽、天线、笨重的机械结构等方面的限制,不能完全满足高速检测的要求。本文以克服这些缺陷为目标,设计开发了一套基于TIADC技术高分辨率探地雷达系统,具体工作包括:（1）基于雪崩三极管的开关特性设计了一款UWB脉冲生成电路,根据实际测试,该电路产生的脉冲信号宽度为2ns、信号幅度为11V。（2）为了解决传统TIADC失配误差等问题,本文基于TIADC技术提出了一种改进型数据采集系统。通过FPGA控制多相时钟选通,驱动高速ADC芯片实现对同一模拟信号的并行交替采样,将采集到的数据缓存在FIFO进行重组。采集系统以FPGA为核心,控制系统中各部分工作,包括SPI接口增益控制、多路采样时钟选通、数据缓存存储实现、UDP传输以及高速ADC控制,实现了探地雷达数据的采集、缓存和传输,通过UDP协议将采集到的探地雷达数据传输到计算机中后,可对保存的数据进行处理与分析,同时设计了基于QT的探地雷达界面显示,便于观察采集数据回波信号波形。（3）设计并制作了一种300MHz～2GHz的Vivaldi天线。测试结果表明,Vivaldi天线回波损耗优于-10d B,辐射效率最高可达到99%,天线的回波增益最高可达到9.2d B。基于上述技术,本文完成了整个GPR软硬件系统设计,包括UWB脉冲信号发生器、数据采集系统、天线、FPGA控制系统、上位机。实验结果表明本文设计的探地雷达系统具有高速探测目标体的能力,探地雷达系统采集回波数据所需时间仅为800ns,等效采样频率为5GHz,满足快速收集地下介质信息的需求。
高舰[6]（2020）在《基于阵列采样的宽带信号高精度获取技术研究》文中指出以高速高分辨率采样技术为核心的数字化技术在现代精确制导、航空遥感、空间激光探测等国防领域不可或缺。随着系统中信号的复杂程度越来越高,对采集系统瞬时带宽、识别精度提出了更高的要求。但受到现有集成电路工艺的限制,支撑高速采集系统的模数转换器（Analog-to-Digital Converter,ADC）芯片在采样率和分辨率指标上始终无法满足超高速宽带信号的捕获要求。为了突破单个ADC芯片性能的限制,基于并行化的采样技术已成为一种提升系统采样率或分辨率的行之有效的方法。基于以上背景,围绕高速高精度采样技术的目标,研究了一种通过多ADC阵列结构实现高速高精度采样的技术途径。随着并行路数的增加,系统中的偏置、增益及时间失配等误差严重降低了系统信噪比。为消除失配误差对系统的影响,研究了阵列采样结构中的通道失配误差的特性和行为模型,提出了两种误差估计和校正方法。具体来说,主要从以下几个方面展开研究:（1）采用统计分析理论对ADC采样中的量化过程进行数学建模,提出了并行采样方法的量化模型。借助统计分析工具,将任意一个采样系统的量化过程建模为一个对输入概率密度函数采样的脉冲序列,建立了量化位数和序列密集程度的关系。在该模型的基础上提出并行采样方法的量化模型,研究了并行采样的量化位数提升过程。（2）研究了两种基于并行采样的高分辨率技术,在传统时间同步采样（Time Synchronized ADC,TSADC）结构存在不足的前提下,提出垂直交替采样（Quantization Interleaved ADC,QIADC）结构。对传统的TSADC方法进行理论分析,推导了该方法对量化分辨率和有效分辨率的提升效果表达式,并定量地指出该方法的适用条件。针对传统方法的不足,提出改进的QIADC结构。该结构将量化单元在垂直方向上进行错位交替,成倍地提升了ADC的量化能力,消除了对系统噪声水平的依赖。此外,给出了核心的QIADC量化定理,通过并行采样量化模型对该方法的分辨率提升过程进行了理论证明。（3）结合两种一维并行交替采样结构的不同特点,提出一种二维阵列化采样结构。该技术改进了传统一维交替采样的设计方法,在垂直方向上采用QIADC设计,水平方向上采用时间交替采样（Time Interleaved ADC,TIADC）设计,构建出二维的混合采样架构,有效地突破了单片ADC采样率和分辨率指标的限制。提出ADC部署的棋盘模型,通过硬件模块动态重构的方式,在同一采样阵列中设计出不同的配置方案。基于混合架构的采样系统能够在一套硬件结构中实现采样率和分辨率资源的实时转换,解决了采样率和分辨率难以平衡的问题。（4）分析多ADC阵列中多通道失配误差的特性以及误差对系统性能的影响,具有针对性地提出两种误差校正方法。为消除系统各通道间的静态时间失配误差,提出一种基于一阶统计量的误差估计和校正方法,采用改进的最小均方（LeastMean Square,LMS）算法对时间误差进行自适应校正,应用算法前后系统无杂散动态范围（Spurious Free Dynamic Range,SFDR）提高9 dB左右,而且收敛速度优于同类型的算法;针对宽带信号的特点,提出基于补偿滤波器的频响非一致性误差校正算法,消除了频响失配误差对系统的影响,实验结果表明对于2GHz高频信号,系统SFDR提升23.8dB,对于宽带多音信号,该算法同样具有良好的校正效果。（5）提出一种基于级联滤波器的数字后处理技术。为了在硬件电路设计水平达到极限之后进一步提升系统的有效位数（Effective Number of Bit,ENOB）,首先从噪声来源、相关性以及功率谱三个方面分析了系统中随机噪声的本质。随后,研究了多种基于数字后处理的降噪技术并指出各种方法的优势和劣势。针对传统数字后处理技术的不足,提出一种基于级联滤波器的改进方法,对于进一步降低系统噪声,提升系统精度具有重要意义。（6）设计实现高分辨率数字三维示波器原理化样机。在系统总体设计方案的基础上搭建出最大分辨率12位和最高采样率20GSPS的采集系统,为关键技术的验证提供实验平台。在硬件设计方面提出通过动态配置ADC和时钟芯片的方式实现正常采样和高分辨率采样模式的切换方案。此外,研究了系统中多ADC复位引起的数据同步问题,提出了多路并行数据同步校正方案,解决了大并行数据的数据拼合难题。数字三维示波器原理化样机为高速高精度数字化采集技术的集中体现,该系统采用阵列采样的方式实现单ADC器件采样率与分辨率双重提升,经验证该系统的综合技术指标处于国内领先地位。
张宝娣[7]（2019）在《10位高速ADC的研究与设计》文中进行了进一步梳理高速ADC在无线通讯、高速数据采集、雷达等电子系统有着广泛的应用需求。高速ADC有多种架构,其中折叠插值ADC继承了全并行ADC高速的特点,减少了比较器和预放大器的数目,在一定程度上降低了功耗,适用于超高速应用;Pipeline-SAR ADC克服了传统SAR ADC速度较低的问题,实现高速的同时具有较低的功耗,是一种发展非常迅速的混合架构高速ADC,这两种高速ADC结构是该领域的研究热点。本文对高速ADC进行研究与设计,首先对一种单通道10位、800MS/s的高速折叠插值ADC进行了研究:（1）对其中的关键电路,包括平均电阻网络、折叠器、比较器等进行分析与设计;（2）对折叠器非理想效应与边界效应进行详细分析,针对边界效应提出了三种解决方案:采用环形平均电阻网络、增加冗余预放大器、设计新型边界折叠器结构。其次,对10位500MS/s的Pipeline-SAR ADC进行了研究:（1）详细分析了Pipeline-SAR ADC的系统级架构的选取,基于ADC的功耗与线性度考虑,采用了两级结构,并对每级精度进行较优选择;（2）从采样噪声、电容匹配与线性度角度,对两级SAR ADC中CDAC单位电容的选取进行详细分析,并从响应时间角度对DAC的建立时间进行考虑;（3）采用一种优化的CDAC阵列开关,基于单管和传输门,传输VDD、GND、Vcm三种电平,采用较少的晶体管实现较快的传输特性,提高转换速率的同时减小功耗。基于0.18um标准CMOS工艺,对本文的高速折叠插值ADC进行仿真,在对边界效应改善之前仿真得到ADC的ENOB为6.93位,SFDR为46.92dB,采用三种措施后仿真得到ENOB为9.11位,SFDR提高到61.66dB,边界效应得到明显改善。基于65nm CMOS工艺,对电容阵列开关进行仿真,得到开关对VDD与GND的导通时间分别为22.35ps、41.26ps。基于Matlab Simulink建模仿真平台,对Pipeline-SAR ADC进行系统建模与仿真,整体电路在Nyquist输入信号频率下ENOB为8.91位,100MHz输入频率下ENOB为9.02位,实现了较好的性能。
印茂伟[8]（2018）在《时域交织模数变换器通道失配自适应校正算法研究》文中研究说明下一代航空航天、国防、试验和测量系统的带宽正从几十MHz扩展到几百MHz乃至GHz量级的瞬时带宽。相控阵雷达、5G无线通信试验系统、电子战和数字示波器的发展趋势正将带宽推向更高,并显着增加系统对高速高分辨模数转换器（Analog-to-Digital Converter,ADC）的迫切需求,使得时域交织ADC（Time-Interleaved ADC,TIADC）成为世界各国竞相研究的焦点。TIADC是一种用于提高高分辨率ADC采样率的有效技术。理想情况下,TIADC由多个完全一致的ADC芯片（或内核）按时间交替采样方式工作,以使采样率成倍提升,而分辨率保持不变。然而,由于制造离散性以及老化、电压和温度等的变化,实际的TIADC将受到ADC通道失配的影响。这些失配（例如直流偏置、增益和定时失配）将在输出信号上产生虚假成分,导致系统性能的恶化。通道失配校正成为决定TIADC系统能否实际应用的关键。论文围绕TIADC线性失配误差的低复杂度的快速盲自适应校正,在误差分析建模、频域校正算法、时域校正算法、高精度时间补偿滤波器设计、电路设计与算法实现等方面开展理论和技术研究,主要工作和创新点如下:第一,针对TIADC中存在的直流偏置、增益、定时等线性失配和带宽失配问题,分析它们的特点以及对输出信号的影响,探讨频域建模方法,提出一种基于频域自适应滤波的线性误差校正算法。第二,针对双通道TIADC的定时误差校正问题,提出一种基于循环自相关的数字盲校正算法。其基本思想是用循环自相关函数来构造一个系统误差测量函数,由于其具有严格凸性,可以很容易的求解该优化问题。同时,算法采用分析/综合滤波器方法来实现校正网络结构。通过合理设置参数和Taylor近似,简化了校正网络结构和失配参数估计算法。第三,针对任意通道TIADC的线性误差校正问题,提出一种基于一阶统计量的全数字失配校正方法。该方法针对宽平稳输入,通过五步迭代实现直流偏置、增益和时间失配的精准校正。该方法具有复杂度低,收敛速度快等优点,且易于模块化实现,可用于TIADC线性失配的快速在线盲校正。第四,针对TIADC定时误差的高精度补偿问题,提出一种FIR滤波器的加权最小二乘（weighted least square,WLS）优化设计。该方法有效克服了离散化谱参数法设计在保证精度的前提下计算量过大的问题。论文给出了滤波器系数WLS最优闭合解的推导过程。算法所设计的分数延时数字滤波器可用于高精度的动态时间补偿。最后,论文给出了一个400MHz、12bit双通道TIADC系统的软硬件设计,来验证算法和系统设计的有效性。
李涛[9]（2018）在《数字化电子侦察接收机宽带侦收与处理技术研究》文中认为电子侦察卫星是获取电子情报的重要手段,尤其在快速作战决策方面,更是有其独特的优势。随着现代雷达和通信技术的发展,电子侦察面临的信号带宽越来越大,使得现有星载电子侦察系统在执行信号侦收任务时面临更大挑战。传统电子侦察卫星采用扫频工作方式,对宽频段范围内短时猝发信号的捕获概率相对较低;接收机带宽相对有限,对于宽带雷达信号、扩频通信信号等宽带信号难以全面获取信号的各项参数;在多信号环境中,对弱小信号的捕获能力相对有限。因此,本文顺应中频甚至射频直接数字化、大带宽及实时处理的电子侦察接收机发展趋势,对宽带侦收和处理技术展开了深入研究。为实现宽频段采样,本文研究了几种基于ADC并行的宽带高速采样技术,包括时间交叉采样技术、混合滤波器组技术和模拟信道化同步变频采样技术等,分析了优劣特征和失配因素,对宽带电子侦察接收机的信号采样环节的设计与实现具有参考意义。本文提出基于频谱折叠的双通道高速并行采样方法,从频带折叠与恢复的角度解决了模拟带宽不足问题,该方法通道对称性较高,误差小且容易校正。本方法可以与时间交叉采样等方法组合,进一步拓展采样率,实现高速高精度采样。为解决宽带电子侦察数字接收机中高速并行采样数据的实时处理问题,考虑实现难度、扩展度、灵活性、系统性能等因素,设计了信号实时并行处理的一系列方案,包括免混频宽带数字正交解调、基于数据抽取和流水线运算的并行FIR滤波器、数字下变频实现窄带数字接收机、并行化宽带实时频谱分析等,解决了以FPGA为实时处理核心的宽带电子侦察接收机高速实时处理中的难点。上述实时处理方案在数字化宽带电子侦察接收机工程实现中得到充分验证。传统的信号采样方式在数据上存在大量的冗余。作为基于压缩感知理论的模拟-信息转换器中的一种,奈奎斯特折叠接收机可以利用单片ADC实现整个雷达频段超宽带范围内信号的高概率截获,是一种均衡硬件资源量与接收性能的结构,其后续数字信号处理可采用经典算法予以分析。在对奈奎斯特折叠接收机详细分析的基础上,为解决其输出复合调制信号处理复杂的问题,设计了一种双通道方案的奈奎斯特折叠接收机结构。该结构利用双通道输出对消了输入信号本身的调制,在信号分析中具有更低的运算量、更广的适用性和更高的性能。针对常用的线性调频宽带雷达信号,本文提出了多种适用于奈奎斯特折叠接收机的参数估计方法。结合输出信号的复合调制特征,设计了基于特定间隔瞬时自相关的参数估计方法、基于时频边界拟合的参数估计方法和基于奇异值分解的参数估计方法等,并对这几种方法进行了仿真对比分析。这几种方法为奈奎斯特折叠接收机用于雷达等宽带信号的侦收和分析提供了理论支撑。本文最后论述了宽带电子侦察接收机的工程化实现技术。包括某小型化星载电子侦察处理单元和一种更大带宽的地面宽带电子侦察系统,其中充分运用和验证了本文模拟信道化同步变频采样技术、宽带实时频谱分析技术等成果。为提高星载电子侦察接收机在有限硬件条件下的宽频段侦收能力,分析NYFR在工程实现中的难点并提出了一种复合本振和实采样形式的奈奎斯特折叠接收机结构。在增加一定硬件规模的代价下,这是一种有较高可实现性的方案。
孙凯[10]（2018）在《20GSPS数字示波器的数据采集模块硬件设计》文中指出随着电子信息技术的飞速发展,电信号呈现出高度复杂化的变化趋势,针对高频、瞬态信号的捕获、分析,需要更高带宽、更高采样率的数据采集系统。采样率作为数字示波器的核心指标之一,在很大程度上代表了其对复杂电信号的捕获能力。提升数据采集系统前端模数转换器（Analog to Digital Converter,ADC）的性能和利用并行采样方法的系统架构是提高数字示波器采样率的两个有效途径。国外主流示波器厂商通过以上两大途径大幅提高了采样率指标,并推出了超高采样率的数字示波器产品,由于国产ADC芯片性能远远落后于国外先进厂商的高端产品,通过提高单ADC芯片性能来提高采集系统采样率十分困难。在此背景下,本文基于数字示波器对超高速数据采集系统并行架构、多ADC多FPGA之间的同步问题进行了深入研究,设计了双通道20GSPS数字示波器的数据采集系统的硬件平台,其主要指标为:双通道20GSPS或四通道10GSPS的最高实时采样率、8bit垂直分辨率。本文的具体研究内容如下:一、根据超高速并行采样系统的结构和基本原理,通过对超高速采样系统并行架构的深入分析,使用8片5GSPS的ADC和9片FPGA构建了双通道20GSPS数字示波器的数据采集模块,包括宽带信号多路驱动模块、多ADC采样阵列、海量数据同步处理模块、采集系统供电模块等。二、双通道20GSPS并行采样阵列的设计,主要包括8路采样时钟的产生电路和基于高精度延迟器的多ADC同步复位电路。在基于模块化设计的多通道高速数据采集系统中,详细分析了时钟抖动对超高速数据采集系统性能的影响和多ADC之间硬件复位的不确定性。三、多时钟域高速数据接收处理传输方案的研究与设计。深入分析了可编程逻辑器件（FPGA）内部高速数据接收和处理的时钟方案,设计了基于ISERDES的高速数据降速模块,硬件均匀抽点模块,基于先进先出（FIFO）存储单元的高速数据缓存模块,多级FPGA之间的源同步数据传输模块,多ADC数据跨时钟域同步及20GSPS波形拼合模块。四、针对基于并行架构的多ADC、多FPGA之间的数据同步问题,构建了TIADC系统中的多通道数据同步模型,分析了同步不确定性导致的数据失配现象及其根源。通过对TIADC系统中多ADC、多FPGA之间采集、存储同步方案的总结比较,设计了基于并行架构的同步复位体系,提出了一种快速便捷的基于ADC测试模式的同步自动校正方法,包括单ADC多核间的BUFR同步复位自动校正方法、单ADC同步复位的自动校正方法、多ADC同步复位的自动校正方法和多FPGA间实时存储同步的自动校正方法。通过对各个功能模块的调试和整机系统性能的测试,本文设计的双通道20GSPS数字示波器数据采集系统的采样率、分辨率、通道间同步延迟等主要指标达到设计要求,其快速便捷的多ADC、多FPGA间的同步自校正方法保证了TIADC系统的稳定可靠。
二、高速ADC构成的并行/交替式数据采集系统的非线性研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、高速ADC构成的并行/交替式数据采集系统的非线性研究（论文提纲范文）
（1）高速模数转换器芯片的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题研究背景及意义 |
| §1.1.1 高速ADC的需求及应用 |
| §1.1.2 高速ADC的发展 |
| §1.1.3 本文的研究目标 |
| §1.2 国内外研究现状 |
| §1.2.1 工业界研究现状 |
| §1.2.2 学术界研究现状 |
| §1.3 本文的主要研究内容 |
| §1.4 本文的结构安排 |
| 第二章 高速模数转换芯片的概述 |
| §2.1 ADC的基本原理介绍 |
| §2.1.1 采样 |
| §2.1.2 量化 |
| §2.2 ADC的主要性能指标 |
| §2.2.1 基本性能指标 |
| §2.2.2 静态性能指标 |
| §2.2.3 动态性能指标 |
| §2.2.4 FoM性能指标 |
| §2.3 高速ADC的主要技术介绍 |
| §2.3.1 系统级提升采样速率的结构 |
| §2.3.2 电路级提升采样速率的技术 |
| §2.4 本章小结 |
| 第三章 系统电路的原理与误差分析 |
| §3.1 SAR ADC系统架构 |
| §3.1.1 本文采用的2bit/cycle的系统架构 |
| §3.1.2 SAR ADC的非理想因素分析 |
| §3.2 采样保持电路分析 |
| §3.2.1 简单的采样电路 |
| §3.2.2 栅压自举采样电路 |
| §3.2.3 采样电路中非理想因素分析 |
| §3.3 数模转换电容阵列分析 |
| §3.3.1 常见CDAC开关时序 |
| §3.3.2 CDAC建立时间误差分析 |
| §3.3.3 单位电容失配分析 |
| §3.3.4 单位电容的选取 |
| §3.4 比较器电路的分析 |
| §3.4.1 动态比较器 |
| §3.4.2 比较器的噪声分析 |
| §3.4.3 比较器失调误差分析 |
| §3.4.4 本文采用的失调校准方案 |
| §3.5 异步时钟电路 |
| §3.6 异步时钟控制SAR逻辑电路 |
| §3.6.1 传统SAR逻辑分 |
| §3.6.2 开窗结构的SAR逻辑分析 |
| §3.7 基准电压产生电路 |
| §3.8 本章小结 |
| 第四章 电路设计与前仿真 |
| §4.1 采样保持电路的设计 |
| §4.2 CDAC的设计 |
| §4.2.1 CDAC-SIG |
| §4.2.2 CDAC-REF |
| §4.3 比较器电路设计 |
| §4.3.1 本文动态比较器设计 |
| §4.3.2 循环后台自校准电路设计 |
| §4.4 异步时钟电路设计 |
| §4.5 SAR逻辑电路设计 |
| §4.5.1 EN信号生成单元 |
| §4.5.2 数据锁存单元 |
| §4.5.3 CDAC-REF控制开关电路 |
| §4.6 全局时钟及输出校正电路设计 |
| §4.6.1 输出DEC电路的设计 |
| §4.6.2 全局时钟产生电路 |
| §4.7 共模电平产生电路设计 |
| §4.8 整体电路性能仿真 |
| §4.9 本章小结 |
| 第五章 电路版图设计与后仿真 |
| §5.1 系统版图设计及注意事项 |
| §5.2 关键模块电路版图设计 |
| §5.2.1 全定制单位电容阵列 |
| §5.2.2 比较器版图设计 |
| §5.2.3 采样开关的设计 |
| §5.3 系统版图电路后仿真 |
| §5.4 本章小结 |
| 第六章 总结与展望 |
| §6.1 总结 |
| §6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
（2）国产高速ADC采样率倍增应用验证与拉偏设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要贡献与创新 |
| 1.4 研究内容及结构 |
| 第二章 总体方案设计 |
| 2.1 4GSPS采样率倍增技术方案 |
| 2.1.1 高速采样技术原理与误差分析 |
| 2.1.2 4GSPS采样率倍增模块总体方案 |
| 2.2 ADC拉偏测试技术方案 |
| 2.2.1 ADC需求项拉偏测试原理 |
| 2.2.2 ADC需求项拉偏测试总体方案 |
| 2.3 本章小结 |
| 第三章 采样率倍增系统的设计与实现 |
| 3.1 采样率倍增模块硬件电路设计 |
| 3.1.1 宽带驱动电路设计 |
| 3.1.2 多相采样时钟设计 |
| 3.1.3 同步复位电路设计 |
| 3.2 高速数据流接收与处理 |
| 3.2.1 高速数据流接收与缓存设计 |
| 3.2.2 高速数据处理模块设计 |
| 3.3 基于正弦拟合的误差估计与校正方法 |
| 3.3.1 基于三参数正弦拟合算法的误差估计 |
| 3.3.2 基于三参数正弦拟合的误差校正 |
| 3.4 本章小结 |
| 第四章 拉偏测试系统的设计与性能指标的计算 |
| 4.1 ADC拉偏测试模块硬件电路设计 |
| 4.1.1 宽带驱动电路设计 |
| 4.1.2 电压拉偏与监控电路设计 |
| 4.1.3 采样时钟拉偏电路设计 |
| 4.2 ADC主要性能指标与计算方法 |
| 4.2.1 静态特性 |
| 4.2.2 动态特性 |
| 4.3 本章小结 |
| 第五章 系统测试与验证 |
| 5.1 采样率倍增模块调试与性能测试 |
| 5.1.1 硬件功能与性能测试 |
| 5.1.2 系统性能测试与分析 |
| 5.2 ADC拉偏测试模块调试与测试分析 |
| 5.2.1 硬件调试与分析 |
| 5.2.2 国内外ADC性能对比 |
| 5.3 本章小结 |
| 第六章 结论与展望 |
| 6.1 课题结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）并行交替采样失配误差自动标定及修正技术的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 基于高速ADC采样的波形数字化技术 |
| 1.2 TIADC采样系统的发展及应用 |
| 参考文献 |
| 第二章 TIADC系统失配误差及其标定和修正方法调研 |
| 2.1 TIADC系统的性能参数 |
| 2.1.1 ADC基本参数 |
| 2.1.2 失配误差参数 |
| 2.2 失配误差修正技术在应用中遇到的问题 |
| 2.3 失配误差参数标定以及修正方法 |
| 2.3.1 基于后台校准的标定和修正方法 |
| 2.3.2 基于前景校准的标定和修正方法 |
| 2.3.2.1 基于完美重构算法的前景校准 |
| 2.3.2.2 基于遗传算法的前景校准 |
| 2.4 变温环境下的失配误差修正技术路线 |
| 2.5 本章小结 |
| 参考文献 |
| 第三章 TIADC系统失配误差自动标定及实时修正方案 |
| 3.1 基于完美重构修正算法的原理 |
| 3.1.1 理想采样系统采样过程的分析 |
| 3.1.2 失配误差对TIADC系统产生的影响 |
| 3.1.3 基于完美重构滤波器的TIADC修正算法 |
| 3.2 基于硬件实现的自动标定和实时修正方案 |
| 3.2.1 失配误差自动标定方案 |
| 3.2.1.1 失配误差四参数拟合计算方法 |
| 3.2.1.2 宽带下的失配误差标定过程 |
| 3.2.1.3 修正参数的变温自动适配方案 |
| 3.2.1.4 基于FPGA高阶综合设计的硬件实现方案 |
| 3.2.2 基于并行计算的硬件实时修正方案 |
| 3.3 本章小结 |
| 参考文献 |
| 第四章 20 Gsps 12位TIADC系统硬件设计 |
| 4.1 20 Gsps 12位TIADC系统硬件设计目标以及设计难点 |
| 4.2 20 Gsps 12位TIADC系统硬件设计结构 |
| 4.2.1 模拟信号处理电路设计 |
| 4.2.1.1 ADC芯片及其性能分析 |
| 4.2.1.2 模拟信号传输电路 |
| 4.2.2 时钟产生电路设计 |
| 4.2.2.1 时钟源及采样时钟PLL |
| 4.2.2.2 采样时钟调理电路 |
| 4.2.2.3 数据传输参考时钟电路 |
| 4.2.3 数字部分设计 |
| 4.2.3.1 FPGA选型 |
| 4.2.3.2 ADC串行数据接口 |
| 4.2.3.3 数据缓存和读出 |
| 4.2.3.4 数据存储及状态监控模块 |
| 4.2.4 电源设计 |
| 4.2.5 PCB设计考虑 |
| 4.2.5.1 PCB介质材料选择 |
| 4.2.5.2 模拟信号走线插损仿真和测试 |
| 4.2.5.3 含PCB走线的模拟信号传输电路仿真 |
| 4.2.5.4 高速数字信号走线仿真 |
| 4.2.6 20 Gsps 12位TIADC系统实物图 |
| 4.3 本章小结 |
| 参考文献 |
| 第五章 20 Gsps 12位TIADC系统硬件逻辑设计 |
| 5.1 20 Gsps 12位TIADC系统硬件逻辑结构及设计难点 |
| 5.1.1 失配误差自动标定逻辑总体结构 |
| 5.1.2 实时修正逻辑总体结构 |
| 5.1.3 硬件逻辑设计难点 |
| 5.2 各部分逻辑功能模块设计 |
| 5.2.1 ADC串行数据接收和同步 |
| 5.2.2 ADC原始数据重组和输出 |
| 5.2.3 自动标定逻辑设计 |
| 5.2.3.1 失配误差系数标定逻辑 |
| 5.2.3.2 修正滤波器系数计算逻辑 |
| 5.2.3.3 自动标定数据交互逻辑 |
| 5.2.4 实时修正逻辑设计 |
| 5.2.4.1 实时FIR计算的并行结构 |
| 5.2.4.2 实时FIR计算逻辑算法结构 |
| 5.2.4.3 实时FIR计算硬件资源布局优化 |
| 5.2.5 数据读出接口和慢控制 |
| 5.3 逻辑资源占用量统计 |
| 5.4 本章小结 |
| 参考文献 |
| 第六章 20 Gps 12位TIADC系统测试及结果分析 |
| 6.1 测试方案和测试平台 |
| 6.2 测试结果 |
| 6.2.1 ADC原始性能测试 |
| 6.2.1.1 采样时钟和数据传输接口测试 |
| 6.2.1.2 系统带宽性能测试 |
| 6.2.1.3 ADC单通道性能 |
| 6.2.1.4 并行交替采样原始性能 |
| 6.2.2 离线修正性能测试 |
| 6.2.2.1 离线失配误差标定结果 |
| 6.2.2.2 离线失配误差修正性能 |
| 6.2.3 自动标定功能测试 |
| 6.2.3.1 失配误差自动标定功能测试 |
| 6.2.3.2 滤波器系数计算功能测试 |
| 6.2.4 实时修正测试 |
| 6.2.4.1 实时修正性能测试 |
| 6.2.4.2 瞬态波形测试 |
| 6.2.5 变温环境测试 |
| 6.2.6 测试结果对比 |
| 6.3 本章小结 |
| 参考文献 |
| 第七章 总结与展望 |
| 7.1 总结与展望 |
| 7.2 论文创新点 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（4）高速高精度模数转换器分辨率提升应用验证及拉偏测试（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 项目研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本论文的研究意义与贡献 |
| 1.4 研究内容与结构安排 |
| 第二章 ADC分辨率提升应用验证与拉偏测试总体方案设计 |
| 2.1 ADC分辨率提升应用验证总体方案设计 |
| 2.1.1 分辨率提升技术原理分析 |
| 2.1.2 信号调理通道方案设计 |
| 2.1.3 JESD204B接口的多ADC同步方案设计 |
| 2.1.4 多ADC同步低抖动时钟方案设计 |
| 2.2 ADC条件拉偏总体方案设计 |
| 2.2.1 电源拉偏方案设计 |
| 2.2.2 时钟频率拉偏方案设计 |
| 2.2.3 共模电压拉偏方案设计 |
| 2.2.4 电压监控方案设计 |
| 2.3 主要器件选型 |
| 2.3.1 模数转换器选型 |
| 2.3.2 时钟芯片选型 |
| 2.3.3 可编程逻辑器件选型 |
| 2.4 本章小结 |
| 第三章 分辨率提升应用验证板硬件及逻辑设计 |
| 3.1 分辨率提升应用验证板硬件设计 |
| 3.1.1 信号调理通道硬件电路设计 |
| 3.1.2 ADC外围电路硬件设计 |
| 3.1.3 多ADC同步低抖动时钟电路硬件设计 |
| 3.2 分辨率提升应用验证板逻辑设计 |
| 3.2.1 基于JESD204B的数据采集预处理 |
| 3.2.2 JESD204B链路解映射逻辑设计 |
| 3.2.3 JESD204B多 ADC同步逻辑设计 |
| 3.2.4 多ADC同步高速数据流缓存逻辑设计 |
| 3.3 分辨率提升适用条件 |
| 3.4 本章小结 |
| 第四章 ADC拉偏测试板硬件及逻辑设计 |
| 4.1 ADC拉偏测试板硬件电路设计 |
| 4.1.1 电压拉偏模块硬件电路设计 |
| 4.1.2 共模电压拉偏硬件电路设计 |
| 4.1.3 时钟频率拉偏硬件电路设计 |
| 4.1.4 电压监控硬件电路设计 |
| 4.2 ADC拉偏测试板硬件逻辑设计 |
| 4.2.1 模数转换器及锁相环的配置 |
| 4.2.2 高速数据流存缓存辑设计 |
| 4.3 本章小结 |
| 第五章 系统测试与分析验证 |
| 5.1 ADC的参数及测试方法 |
| 5.1.1 ADC的静态参数 |
| 5.1.2 静态参数的测试方法 |
| 5.1.3 ADC的动态参数 |
| 5.1.4 动态参数的测试方法 |
| 5.2 分辨率提升应用验证板系统测试与指标分析 |
| 5.2.1 分辨率提升应用验证平台的搭建 |
| 5.2.2 分辨率指标验证 |
| 5.3 ADC拉偏测试板系统调试与指标分析 |
| 5.3.1 ADC拉偏测试平台的搭建 |
| 5.3.2 ADC指标测试验证 |
| 5.4 本章小结 |
| 第六章 结论与展望 |
| 6.1 课题结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（5）基于TIADC技术高分辨率GPR系统设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1.论文背景及意义 |
| 1.2.国内外研究现状 |
| 1.3.论文主要工作及其内容安排 |
| 第二章 GPR系统原理及关键技术概述 |
| 2.1.电磁学理论 |
| 2.1.1 麦克斯韦方程 |
| 2.1.2 GPR技术参数 |
| 2.2.探地雷达系统综述 |
| 2.2.1 GPR工作原理 |
| 2.2.2 GPR结构综述 |
| 2.3.探地雷达系统关键技术综述 |
| 2.3.1 UWB脉冲信号发生器 |
| 2.3.2 超宽带雷达天线 |
| 2.3.3 回波信号数据采集技术 |
| 2.3.4 数据处理算法研究 |
| 2.4.本章小结 |
| 第三章 基于TIADC技术GPR控制系统设计 |
| 3.1.TIADC技术设计与电路实现 |
| 3.1.1 信号采样理论 |
| 3.1.2 TIADC技术原理 |
| 3.1.3 基于TIADC技术数据采集电路设计 |
| 3.2.基于TIADC技术的FPGA控制系统设计 |
| 3.2.1 SPI接口增益控制 |
| 3.2.2 多路采样时钟选通控制 |
| 3.2.3 数据缓存存储实现 |
| 3.2.4 UDP数据传输 |
| 3.2.5 高速ADC控制 |
| 3.3.本章小结 |
| 第四章 基于TIADC技术GPR实现与验证 |
| 4.1.GPR硬件系统设计 |
| 4.1.1 UWB脉冲信号发生器的设计与实现 |
| 4.1.2 探地雷达天线设计 |
| 4.1.3 电源转换电路 |
| 4.2.GPR软件系统设计 |
| 4.2.1 基于QT的GPR界面设计 |
| 4.2.2 探地雷达的信号处理算法研究 |
| 4.3.探地雷达系统验证与测试 |
| 4.3.1 FPGA仿真测试 |
| 4.3.2 系统结构测试与分析 |
| 4.4.本章小结 |
| 第五章 总结与展望 |
| 5.1.工作总结 |
| 5.2.展望 |
| 参考文献 |
| 附录1 攻读硕士学位期间撰写的论文 |
| 附录2 攻读硕士学位期间申请的专利 |
| 附录3 攻读硕士学位期间获得的奖项 |
| 致谢 |
（6）基于阵列采样的宽带信号高精度获取技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 主要符号表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 高速采样技术 |
| 1.2.2 高精度采样技术 |
| 1.2.3 高速高精度采样技术 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本文的结构安排 |
| 第二章 高分辨率采样技术研究 |
| 2.1 量化模型 |
| 2.1.1 概率密度函数 |
| 2.1.2 特征函数 |
| 2.1.3 量化与采样的关联分析 |
| 2.2 时间同步采样 |
| 2.2.1 提升效果 |
| 2.2.2 适用条件分析 |
| 2.2.3 有效位数分析 |
| 2.3 垂直交替采样 |
| 2.3.1 基本结构 |
| 2.3.2 量化模型 |
| 2.3.3 提升效果 |
| 2.3.4 有效位数分析 |
| 2.4 本章小结 |
| 第三章 高速高精度阵列采样研究与系统误差分析 |
| 3.1 阵列采样原理 |
| 3.1.1 时间交替采样 |
| 3.1.2 阵列采样部署策略 |
| 3.2 失配误差分析 |
| 3.2.1 并行失配误差模型 |
| 3.2.2 系统误差分析 |
| 3.2.3 误差对系统性能影响 |
| 3.3 基于一阶统计量的时间误差自适应校正 |
| 3.3.1 算法原理和理论依据 |
| 3.3.2 算法步骤及实现 |
| 3.3.3 实验结果与讨论 |
| 3.4 频响非一致性误差校正 |
| 3.4.1 频响误差的矩阵化表示 |
| 3.4.2 基于补偿滤波器组的频响非一致性误差校正 |
| 3.4.3 实验结果与讨论 |
| 3.5 本章小结 |
| 第四章 高精度后处理算法研究 |
| 4.1 系统噪声分析 |
| 4.1.1 噪声来源 |
| 4.1.2 噪声的相关性 |
| 4.1.3 噪声功率谱 |
| 4.2 常用降噪方法性能对比 |
| 4.2.1 多幅采样平均 |
| 4.2.2 多点滑动平均 |
| 4.2.3 基于分级放大的后处理技术 |
| 4.3 基于级联滤波的后处理技术 |
| 4.3.1 基本原理 |
| 4.3.2 提升效果验证 |
| 4.4 本章小结 |
| 第五章 阵列采样在数字三维示波器中的应用 |
| 5.1 设计目标 |
| 5.2 系统硬件总体设计 |
| 5.3 系统软件总体设计 |
| 5.4 多路并行数据同步 |
| 5.4.1 同步问题的数学模型 |
| 5.4.2 数据同步校正方案 |
| 5.5 实验验证 |
| 5.5.1 实验平台 |
| 5.5.2 系统采样精度测试 |
| 5.5.3 系统有效位数测试 |
| 5.5.4 系统输入带宽性能测试 |
| 5.6 本章小结 |
| 第六章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（7）10位高速ADC的研究与设计（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 发展现状 |
| 1.3 论文的主要工作与结构安排 |
| 第二章 ADC的性能参数及典型结构 |
| 2.1 ADC的性能参数 |
| 2.1.1 静态设计参数 |
| 2.1.2 动态设计参数 |
| 2.2 ADC的典型结构 |
| 2.2.1 全并行ADC |
| 2.2.2 折叠插值ADC |
| 2.2.3 Pipeline ADC |
| 2.2.4 逐次逼近型ADC |
| 2.2.5 流水线逐次逼近模数转换器 |
| 2.3 本章小结 |
| 第三章 折叠插值ADC关键电路的设计与仿真 |
| 3.1 折叠插值ADC结构 |
| 3.2 电路整体的高速设计考虑 |
| 3.3 环形平均电阻网络的设计与边界效应的改善 |
| 3.3.1 平均电阻网络的设计 |
| 3.3.2 边界效应的研究与改善 |
| 3.3.3 仿真结果 |
| 3.4 折叠器与插值电路的设计与仿真 |
| 3.4.1 折叠技术原理 |
| 3.4.2 减小边界效应的折叠器设计 |
| 3.4.3 折叠器非理想效应及解决方案 |
| 3.4.5 仿真结果 |
| 3.5 高速比较器的设计与仿真 |
| 3.5.1 高速比较器的设计 |
| 3.5.2 仿真结果 |
| 3.6 整体电路仿真 |
| 3.7 本章小结 |
| 第四章 流水线逐次逼近ADC的研究与设计 |
| 4.1 流水线逐次逼近ADC的结构选取 |
| 4.1.1 流水线逐次逼近ADC级数确定 |
| 4.1.2 第一级精度与功耗的关系 |
| 4.1.3 第一级精度与线性度的关系 |
| 4.1.4 速度与结构的关系 |
| 4.1.5 本文Pipeline-SAR ADC结构 |
| 4.2 两级CDAC的研究与设计 |
| 4.2.1 CDAC的结构选择 |
| 4.2.2 第一级信号CDAC的设计 |
| 4.2.3 第二级CDAC的设计 |
| 4.2.4 DAC响应速度考虑 |
| 4.3 开关策略的选择与开关设计 |
| 4.3.1 电容阵列开关策略选择 |
| 4.3.2 开关的选择 |
| 4.3.3 电容阵列开关的设计 |
| 4.3.4 仿真结果 |
| 4.4 基于MATLAB的行为级建模与仿真 |
| 4.4.1 关键电路的建模 |
| 4.4.2 仿真结果 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（8）时域交织模数变换器通道失配自适应校正算法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号和术语说明 |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 TIADC研究现状及发展动态 |
| 1.3 论文贡献与创新 |
| 1.4 论文结构安排 |
| 第2章 TIADC误差分析及频域自适应校正 |
| 2.1 TIADC工作原理 |
| 2.2 通道失配与影响分析 |
| 2.3 线性误差的频域自适应校正 |
| 2.4 实验结果 |
| 2.5 小结 |
| 第3章 基于自相关的失配误差自适应校正 |
| 3.1 基于自相关函数的定时偏差估计 |
| 3.2 基于循环自相关的通道失配自适应校正 |
| 3.3 实验结果 |
| 3.4 小结 |
| 第4章 基于一阶统计量的TIADC自适应校正 |
| 4.1 TIADC建模和误差校正 |
| 4.2 失配误差校正 |
| 4.3 通道失配估计 |
| 4.4 参数选择和性能分析 |
| 4.5 实验与讨论 |
| 4.6 小结 |
| 第5章 时间补偿滤波器优化设计 |
| 5.1 VFD滤波器简介 |
| 5.2 VFD数字滤波器的WLS优化理论 |
| 5.3 滤波系数WLS最优闭合解 |
| 5.4 实验结果 |
| 5.5 小结 |
| 第6章 实现与验证 |
| 6.1 方案设计 |
| 6.2 PCB设计 |
| 6.3 误差分析与校正 |
| 6.4 实际测试结果 |
| 6.5 小结 |
| 第7章 总结与展望 |
| 7.1 论文工作总结 |
| 7.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（9）数字化电子侦察接收机宽带侦收与处理技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略语表 |
| 第一章 绪论 |
| 1.1 课题来源 |
| 1.2 课题研究意义 |
| 1.3 国内外研究现状与发展趋势 |
| 1.3.1 电子侦察卫星现状与发展 |
| 1.3.2 宽带数字接收机技术发展 |
| 1.3.3 超宽带模拟信息转换器技术发展 |
| 1.4 论文的主要工作及结构安排 |
| 第二章 基于多路并行的接收机宽带采样技术研究 |
| 2.1 引言 |
| 2.2 时间交叉采样技术研究 |
| 2.2.1 TIADC采样原理 |
| 2.2.2 TIADC常规失配分析 |
| 2.2.3 TIADC缺点与其他失配分析 |
| 2.3 混合滤波器组采样技术研究 |
| 2.3.1 HFB采样原理 |
| 2.3.2 HFB与 TIADC的关系 |
| 2.3.3 HFB优缺点分析 |
| 2.4 模拟信道化同步变频采样技术研究 |
| 2.4.1 模拟信道化同步变频采样原理分析 |
| 2.4.2 模拟信道化同步变频采样仿真 |
| 2.4.3 模拟信道化同步变频采样特点与失配分析 |
| 2.5 一种基于频谱折叠的新型双通道采样技术 |
| 2.5.1 基于谐波混频的频谱折叠 |
| 2.5.2 基于数字混频的折叠频谱恢复处理 |
| 2.5.3 频谱折叠双通道采样原理仿真 |
| 2.5.4 失配分析与校正 |
| 2.6 本章小结 |
| 第三章 宽带电子侦察数字接收机实时处理技术研究 |
| 3.1 引言 |
| 3.2 宽带数字正交解调技术研究 |
| 3.2.1 传统模拟和数字正交解调 |
| 3.2.2 免混频数字正交解调 |
| 3.3 线性相位FIR滤波器的并行处理技术研究 |
| 3.3.1 基于多相滤波的FIR滤波器并行处理结构 |
| 3.3.2 一种基于数据抽取和流水线运算的并行FIR滤波器优化结构 |
| 3.3.3 一种基于双路并行滤波的滤波器内插结构 |
| 3.4 宽带接收机的数字下变频窄带抽取处理技术研究 |
| 3.4.1 基于多相滤波的宽带数字下变频结构优化设计 |
| 3.4.2 一种频率和带宽可调的数字下变频结构设计 |
| 3.4.3 宽带接收机实现窄带接收机功能的性能分析 |
| 3.5 基于宽带实时频谱分析的信号处理技术研究 |
| 3.5.1 一种基于时间抽取的并行FFT实时处理结构 |
| 3.5.2 频域检测与频率模板触发 |
| 3.5.3 基于频谱概率的数字荧光技术 |
| 3.5.4 基于FFT的频域参数实时测量 |
| 3.6 本章小结 |
| 第四章 基于NYFR的超宽带接收机技术研究 |
| 4.1 引言 |
| 4.2 NYFR原型结构分析 |
| 4.2.1 基于调制脉冲本振的NYFR原型结构 |
| 4.2.2 NYFR结构输出信号特征分析 |
| 4.2.3 NYFR输出噪声特性分析 |
| 4.3 基于谱峰搜索的NZ参数估计 |
| 4.3.1 NYFR对频谱的影响分析 |
| 4.3.2 基于频谱峰值法的NZ估计算法 |
| 4.4 一种双通道NYFR改进结构 |
| 4.4.1 双通道NYFR结构 |
| 4.4.2 基于双通道NYFR的信号参数估计 |
| 4.4.3 仿真与分析 |
| 4.5 本章小结 |
| 第五章 NYFR截获的LFM信号参数估计方法研究 |
| 5.1 引言 |
| 5.2 基于特定间隔瞬时自相关的参数估计算法 |
| 5.2.1 整本振周期瞬时自相关法 |
| 5.2.2 半本振周期瞬时自相关法 |
| 5.3 基于时频边界拟合的参数估计算法 |
| 5.3.1 LFM/SFM复合调制信号时频分析方法研究 |
| 5.3.2 基于时频边界直线拟合的参数估计 |
| 5.4 基于奇异值分解的参数估计算法 |
| 5.4.1 基于奇异值分解的调频斜率估计 |
| 5.4.2 基于黄金分割法的快速搜索方案 |
| 5.5 性能仿真与横向对比 |
| 5.6 本章小结 |
| 第六章 宽带电子侦察接收机工程实现 |
| 6.1 引言 |
| 6.2 一种基于宽带实时频谱分析的小型化电子侦察系统实现 |
| 6.2.1 整体设计 |
| 6.2.2 基于FPGA的电磁频谱态势监视实现 |
| 6.2.3 辐射源信号参数特征实时提取处理 |
| 6.3 一种超宽带电子侦察系统实现 |
| 6.3.1 整体设计 |
| 6.3.2 基于FPGA的中频直接采样硬件设计 |
| 6.3.3 基于宽带扫频的监视和宽带控守相结合的信号侦收技术 |
| 6.4 NYFR工程实现方法探究 |
| 6.4.1 原型结构实现中的非理想因素分析 |
| 6.4.2 一种易实现的基于复合本振的NYFR实现结构 |
| 6.5 本章小结 |
| 第七章 结论与展望 |
| 7.1 论文主要工作及创新点总结 |
| 7.2 下一步的工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 作者在学期间参加的科研项目 |
（10）20GSPS数字示波器的数据采集模块硬件设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本文结构安排 |
| 第二章 超高速采样技术方案分析及系统总体架构 |
| 2.1 超高速采集系统基本原理 |
| 2.2 采集系统并行架构方案的研究 |
| 2.2.1 多ADC多FPGA互连拓扑模型的分析与设计 |
| 2.2.2 多相时钟产生与分配方案的研究 |
| 2.2.3 宽带信号多路驱动模块方案的研究 |
| 2.2.4 基于模块化设计的多通道同步模型的分析 |
| 2.3 超高速TIADC系统的数据采集模块总体方案 |
| 2.4 本章小结 |
| 第三章 多ADC采样阵列的设计与实现 |
| 3.1 多ADC采样阵列及其外围电路的构建 |
| 3.1.1 低抖动多相采样时钟的设计 |
| 3.1.2 多ADC同步复位电路的设计 |
| 3.1.3 多ADC采样阵列供电系统的设计 |
| 3.1.4 多ADC采样阵列控制系统的设计 |
| 3.2 单ADC高速数据接收模块的设计 |
| 3.2.1 高速数据接收时钟方案的分析与设计 |
| 3.2.2 高速数据并行接收降速模块的设计 |
| 3.3 基于ADC测试模式的多ADC同步自校正方法 |
| 3.3.1 多ADC同步自校正总体方案的设计 |
| 3.3.2 单FPGA多时钟域的BUFR同步复位的自动校正方法 |
| 3.3.3 单ADC稳定复位的自动校正方法 |
| 3.3.4 多ADC同步复位的自动校正方法 |
| 3.4 本章小结 |
| 第四章 多FPGA阵列高速数据同步与波形重构模块的设计 |
| 4.1 多FPGA阵列及其外围电路的构建 |
| 4.1.1 高速数据处理时钟方案的分析与设计 |
| 4.2 多FPGA数据同步处理模块的设计 |
| 4.2.1 多FPGA实时存储同步的自动校正方法 |
| 4.3 多级FPGA间的源同步数据传输模块的设计 |
| 4.4 多通道数据拼合模块的设计 |
| 4.5 本章小结 |
| 第五章 系统调试与测试分析 |
| 5.1 采集模块的硬件调试与分析 |
| 5.1.1 高速模数混合电路的设计与调试分析 |
| 5.1.2 采集模块供电系统的调试与分析 |
| 5.1.3 多路驱动模块的调试与分析 |
| 5.1.4 多相采样时钟的调试与分析 |
| 5.1.5 并行采集系统数据同步的调试与分析 |
| 5.2 整机性能指标的测试验证与分析 |
| 5.2.1 系统最高实时采样率的测试与分析 |
| 5.2.2 通道间同步延迟的测试与分析 |
| 5.2.3 系统有效位数与信噪比的测试与分析 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 个人简历及研究成果 |
四、高速ADC构成的并行/交替式数据采集系统的非线性研究（论文参考文献）
- [1]高速模数转换器芯片的研究与设计[D]. 符征裕. 桂林电子科技大学, 2021(02)
- [2]国产高速ADC采样率倍增应用验证与拉偏设计[D]. 杨月. 电子科技大学, 2021(01)
- [3]并行交替采样失配误差自动标定及修正技术的研究[D]. 董若石. 中国科学技术大学, 2021
- [4]高速高精度模数转换器分辨率提升应用验证及拉偏测试[D]. 高希红. 电子科技大学, 2021(01)
- [5]基于TIADC技术高分辨率GPR系统设计与实现[D]. 林文华. 南京邮电大学, 2020(03)
- [6]基于阵列采样的宽带信号高精度获取技术研究[D]. 高舰. 电子科技大学, 2020(01)
- [7]10位高速ADC的研究与设计[D]. 张宝娣. 合肥工业大学, 2019(01)
- [8]时域交织模数变换器通道失配自适应校正算法研究[D]. 印茂伟. 中国科学技术大学, 2018
- [9]数字化电子侦察接收机宽带侦收与处理技术研究[D]. 李涛. 国防科技大学, 2018
- [10]20GSPS数字示波器的数据采集模块硬件设计[D]. 孙凯. 电子科技大学, 2018(09)